MIPI CSI-2 Receiver IP Core

コアは主に5つの部分から構成されています。パケットエンジンが組み合わされたレーン管理でパラレルバイトレーンが受信されると、制御情報が抽出され、レーンのアライメントとバイトのリオーダーの実装が行われた後、最後にアライメントされたペイロードバイトストリームが提供されます。ピクセルアンパッカーにより、これらのバイトストリームからピクセルデータ型が抽出されます。ピクセルストリームは出力ピクセルクロック調整によって出力クロックドメインに変換されます。制御インターフェイスには、AXI4-Liteスレーブインターフェイスを使用してCPUからアクセスできるコントロール/ステータスレジスタのセットが含まれています。

MIPIインターフェイス搭載のイメージセンサーは、携帯電話だけでなく、産業用や車載用アプリケーションでも使用されている。これらのアプリケーションでは、制御や更なる処理にFPGAが必要となることがよくあります。このIPは、さまざまなベンダーのMIPIセンサーをFPGAにつなぐのに役立ちます。IPは既存のD-PHY実装に依存しており、一般的にはFPGAベンダーから入手可能です。IPは、S2IのMVDKおよび標準FPGA評価キットと互換性のあるMIPI FMCモジュールとともに、合意された共通プラットフォームで実行されるフル機能のリファレンスデザインとして提供されます。これを使うことにより、カメラを簡単に設計することが可能です。

IPコアには、Zynq7またはUltrascale + FPGA、IMX MIPI FMCモジュールを備えたS2IのMVDK用の完全なリファレンスデザインが付属しています。物理インターフェイスはAMD D-PHYコアによって抽象化されているため、たとえば7シリーズAMD FPGAなどの他のFPGAプラットフォームにもデザインを簡単に移植できます。

• FPGA技術に依存しない
• さまざまなD-PHY実装に接続するためのPPIインターフェイス
• 1、2、または4つのデータレーンに構成可能
• 任意のレーンレート（使用するFPGAによって制限されます）
• RAW8、RAW10、RAW12、RAW14、RAW16標準MIPIデータ型
• 埋め込まれたデータのデコード
• ピクセルのアンパックなしで、リオーダーされたバイトストリームを直接出力
• AXI4-Liteスレーブ制御インターフェイス

MIPI CSI-2レシーバーIPコアは、暗号化されたVHDLとして提供されます。また、オプションとしてVHDLソースコードとして入手することもできます。AMD Artix7、Kintex7、Zynq7およびUltrascale + FPGAと互換性があります。MIPI CSI-2レシーバIPソフトウェアライブラリは、オブジェクトファイルとして提供されます。また、オプションとしてCソースコードとして入手することもできます。