MIPI CSI-2 Receiver IP Core

MIPI CSI-2は、現在最も普及しているカメラセンサーインターフェイスの1つです。そのうち多くの分野では、高度な画像の前処理やホストシステムへの転送増加のために、FPGAとの接続が必要とされています。Sensor to ImageのMIPI CSI-2レシーバIPコアは、Xilinx FPGAのCSI-2センサーから送られるビデオストリームをデコードするためのソリューションを提供します。 それには、MIPI D-PHY物理インターフェイスを実装するXilinxのコンパニオンIPコアが使用されます。D-PHYレシーバは、PHYプロトコルインターフェイス（PPI）を使用してCSI-2センサーに接続されます。 MIPI CSI-2レシーバIPコアには、Sensor to ImageのMVDKおよびIMX274 MIPI FMCモジュールを含む実用的なワーキングリファレンスデザインが付属しており、開発時間の短縮に役立ちます。

このコアには、Zynq Ultrascale + FPGA、IMX274 MIPI FMCモジュールを備えたS2IのMVDK用の完全なリファレンスデザインが付属しています。物理インターフェイスはXilinx D-PHYコアによって抽象化されているため、たとえば7シリーズXilinx FPGAなどの他のFPGAプラットフォームにもデザインを簡単に移植できます。

• FPGA技術に依存しない
• さまざまなD-PHY実装に接続するためのPPIインターフェイス
• 1、2、または4つのデータレーンに構成可能
• 任意のレーンレート
• RAW8、RAW10、RAW12、RAW14、RAW16標準MIPIデータ型
• 埋め込まれたデータのデコード
• ピクセルのアンパックなしで、リオーダーされたバイトストリームを直接出力
• AXI4-Liteスレーブ制御インターフェイス

MIPI CSI-2レシーバIPコアは、暗号化されたVHDLとして提供されます。また、オプションとしてVHDLソースコードとして入手することもできます。Xilinx Artix7、Kintex7、Zynq7およびUltrascale + FPGAと互換性があります。 MIPI CSI-2レシーバIPソフトウェアライブラリは、オブジェクトファイルとして提供されます。また、オプションとしてCソースコードとして入手することもできます。

コアは主に5つの部分から構成されています。パケットエンジンが組み合わされたレーン管理でパラレルバイトレーンが受信されると、制御情報が抽出され、レーンのアライメントとバイトのリオーダーの実装が行われた後、最後にアライメントされたペイロードバイトストリームが提供されます。ピクセルアンパッカーにより、これらのバイトストリームからピクセルデータ型が抽出されます。ピクセルストリームは出力ピクセルクロック調整によって出力クロックドメインに変換されます。 制御インターフェイスには、AXI4-Liteスレーブインターフェイスを使用してCPUからアクセスできるコントロール/ステータスレジスタのセットが含まれています。