MIPI CSI-2 Receiver IP Core

코어는 다섯 가지 주요 부분으로 구성됩니다. 패킷 엔진과 함께 레인 관리는 병렬 바이트 레인을 수신하고, 제어 정보를 추출하고, 레인 정렬 및 바이트 순서 재정렬을 구현하고, 마지막으로 정렬된 페이로드 바이트 스트림을 제공합니다. 픽셀 언패커는 이러한 바이트 스트림에서 픽셀 데이터 유형을 추출합니다. 출력 픽셀 클럭 조정은 픽셀 스트림을 출력 클럭 도메인으로 변환합니다. 제어 인터페이스에는 AXI4-Lite 슬레이브 인터페이스를 사용하는 CPU에 의해 액세스될 수 있는 제어 및 상태 레지스터 세트가 포함되어 있습니다.

MIPI 인터페이스를 갖춘 이미지 센서는 휴대폰뿐만 아니라 산업 및 자동차 애플리케이션에도 사용됩니다. 이러한 애플리케이션에는 제어 및 추가 처리를 위해 FPGA가 필요한 경우가 많습니다. 이 IP는 다양한 공급업체의 MIPI 센서를 FPGA에 접속하는 데 도움이 됩니다. IP는 일반적으로 FPGA 공급업체에서 제공하는 기존 D-PHY 구현에 따라 달라집니다. IP는 S2I의 MVDK 및 표준 FPGA 평가 키트와 호환되는 MIPI FMC 모듈과 함께 합의된 공통 전달 플랫폼에서 실행되는 완벽하게 작동하는 참조 설계로 제공됩니다. 이들은 함께 카메라를 설계하는 쉬운 방법을 제공합니다.

IP Core는 Zynq7 또는 Ultrascale+ FPGA 및 IMX MIPI FMC 모듈이 탑재된 S2I의 MVDK를 위한 완벽한 참조 설계와 함께 제공됩니다. 물리적 인터페이스는 AMD D-PHY 코어에 의해 추상화되므로 예를 들어 7 시리즈 AMD FPGA와 같은 다른 FPGA 플랫폼으로 설계를 쉽게 이식할 수 있습니다.

• FPGA 기술 독립적
• 다양한 D-PHY 구현에 연결하는 PPI 인터페이스
• 1, 2 또는 4개의 데이터 레인으로 구성 가능
• 모든 레인 속도(사용된 FPGA에 의해 제한)
• RAW8, RAW10, RAW12, RAW14, RAW16 표준 MIPI 데이터 유형
• 내장된 데이터 디코딩
• 픽셀 언패킹없이 재순서된 바이트 스트림의 직접 출력
• AXI4-Lite 슬레이브 컨트롤 인터페이스

MIPI CSI-2 수신기 IP Core는 암호화된 VHDL로 제공됩니다. 이는 선택적으로 VHDL 소스 코드로 사용할 수 있습니다. AMD Artix7, Kintex7, Zynq7 및 Ultrascale+ FPGA와 호환됩니다. MIPI CSI-2 수신기 IP 소프트웨어 라이브러리는 목적 파일로 제공됩니다. 이는 선택적으로 C 소스 코드로 사용할 수 있습니다.