MIPI CSI-2 Receiver IP Core

MIPI CSI-2 是使用最广泛的相机传感器接口之一。许多应用需要连接到 FPGA 以进行高级图像预处理并进一步传输到主机系统。Sensor to Image 的 MIPI CSI-2 接收器 IP 核为从 Xilinx FPGA 中的 CSI-2 传感器解码视频流提供了解决方案。 它使用配套的 IP 核来实现 MIPI D-PHY 物理接口。D-PHY 接收器使用 PHY 协议接口 (PPI) 连接到 CSI-2 传感器。 为缩短开发时间，MIPI CSI-2 接收器 IP 核提供完整的工作参考设计，包括 Sensor to Image 的 MVDK 和 IMX274 MIPI FMC 模块。

该核提供面向 S2I MVDK 的整套参考设计，包含 Zynq Ultrascale+ FPGA 和 IMX274 MIPI FMC 模块。由于物理接口取自 Xilinx D-PHY 核，因此很容易将设计移植到其他 FPGA 平台，例如 7 系列 Xilinx FPGA。

• 独立于 FPGA 技术
• PPI 接口连接到以不同方式实现的 D-PHY
• 可配置为 1、2 或 4 个数据通道
• 任意通道速率
• RAW8、RAW10、RAW12、RAW14、RAW16 标准 MIPI 数据类型
• 嵌入式数据解码
• 支持直接输出重新排序的字节流，无需像素解包
• AXI4-Lite 从控制接口

MIPI CSI-2 接收器 IP 核以加密 VHDL 形式提供。也可以作为 VHDL 源代码提供。与 Xilinx Artix7、Kintex7、Zynq7、Ultrascale+ FPGA 兼容。 MIPI CSI-2 接收器 IP 软件库以对象文件形式提供。也可以作为 C 源代码提供。

此核由五个主要部分组成。通道管理与数据包引擎一起接收并行字节通道，提取控制信息，实现通道对准和字节重新排序，最后提供对准的有效载荷字节流。像素解包器从这些字节流中提取像素数据类型。输出像素时钟调整将像素流转换为输出时钟域。 控制接口包含一组控制和状态寄存器，可由 CPU 通过 AXI4-Lite 从接口访问。