MIPI CSI-2 Receiver IP Core

此核由五个主要部分组成。通道管理与数据包引擎一起接收并行字节通道，提取控制信息，实现通道对准和字节重新排序，最后提供对准的有效载荷字节流。像素解包器从这些字节流中提取像素数据类型。输出像素时钟调整将像素流转换为输出时钟域。控制接口包含一组控制和状态寄存器，可由CPU通过AXI4-Lite从接口访问。

配备MIPI接口的图像传感器不仅适用于手机应用，也适用于工业和汽车应用。这些应用通常需要FPGA来实施控制和进一步处理。该IP核有助于将不同供应商的MIPI传感器连接到FPGA。该IP核利用已实施的D-PHY（常可从FPGA供应商处获取）。该IP核以功能完备的参考设计的形式交付，和兼容S2I的MVDK以及标准FPGA评估套件的MIPI FMC模块一起在商定的通用交付平台上运行。它们共同为设计相机提供了一种便捷的方法。

IP核提供面向 S2I MVDK 的完整参考设计，包含 Zynq7 或 Ultrascale+ FPGA 和 IMX MIPI FMC 模块。由于物理接口抽取自AMD D-PHY核，因此很容易将设计移植到其他FPGA平台，例如移植到7系列AMD FPGA。

• 独立于 FPGA 技术
• PPI 接口连接到以不同方式实现的 D-PHY
• 可配置为 1、2 或 4 个数据通道
• 任何通道速率（受所用FPGA的限制）
• RAW8、RAW10、RAW12、RAW14、RAW16 标准 MIPI 数据类型
• 嵌入式数据解码
• 支持直接输出重新排序的字节流，无需像素解包
• AXI4-Lite 从控制接口

MIPI CSI-2 Receiver IP Core以加密VHDL形式提供。也可以作为VHDL源代码提供。它兼容AMD Artix7、Kintex7、Zynq7和Ultrascale+ FPGA。MIPI CSI-2 Receiver IP Software库以对象文件的形式提供。也可以作为C源代码提供。