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GigE Vision, USB3 Vision, CoaXPress
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IP-Core für MIPI CSI-2-Imager
MIPI CSI-2 ist eine der weitverbreitetsten Kamerasensor-Schnittstellen. Für viele Anwendungen ist eine Verbindung zu einem FPGA erforderlich, um eine erweiterte Bildvorverarbeitung und Weiterleitung an ein Hostsystem zu ermöglichen. Der MIPI CSI-2 Receiver IP-Core von Sensor to Image bietet eine Lösung zum Decodieren der Videostreams von CSI-2-Sensoren in einem Xilinx FPGA. Es verwendet einen zweiten IP-Core, der von Xilinx verfügbar ist, für die Implementierung der physischen MIPI D-PHY-Schnittstelle. Der D-PHY-Empfänger wird über das PHY-Protocol Interface (PPI) mit dem CSI-2-Sensor verbunden. Um die Entwicklungszeit zu verkürzen wird der MIPI CSI-2 Receiver IP-Core mit einem vollständigen funktionierenden Referenzdesign einschließlich MVDK und einem IMX274 MIPI FMC-Modul von Sensor to Image geliefert.
Der Core wird mit einem vollständigen Referenzdesign für das MVDK von Sensor to Image mit einem Zynq Ultrascale+ FPGA und einem IMX274 MIPI FMC-Modul geliefert. Da die physische Schnittstelle vom Xilinx D-PHY-Core abstrahiert wird, ist es einfach, das Design auf andere FPGA-Plattformen wie beispielsweise die FPGAs der 7-er Serie von Xilinx zu portieren.
Der MIPI CSI-2 Receiver IP-Core wird als Encrypted VHDL geliefert. Er ist optional als VHDL-Quellcode verfügbar. Er ist mit den FPGAs Artix7, Kintex7, Zynq7 und Ultrascale+ von Xilinx kompatibel. Die MIPI CSI-2 Receiver IP-Software wird als Objektdatei geliefert. Sie ist optional als C-Quellcode verfügbar.
Der Core besteht aus fünf Hauptkomponenten. Zusammen mit dem Paketmodul empfängt das Leitungsmanagement parallele Byteleitungen, extrahiert Steuerungsinformationen, implementiert Leitungszuordnungen und Bytesortierung und liefert zugeordnete Payload-Bytestreams. Der Pixel-Entpacker extrahiert aus diesen Bytestreams Pixeldatentypen. Die Ausgangs-Pixeltaktanpassung konvertiert den Pixelstream in die Ausgangs-Takt-Domäne. Die Steuerungsschnittstelle enthält eine Reihe von Steuerungs- und Statusregistern, auf die von einer CPU über die AXI4-Lite Slave-Schnittstelle zugegriffen werden kann.
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