MIPI CSI-2 Receiver IP Core

Der Core besteht aus fünf Hauptkomponenten. Zusammen mit dem Paketmodul empfängt das Leitungsmanagement parallele Byteleitungen, extrahiert Steuerungsinformationen, implementiert Leitungszuordnungen und Bytesortierung und liefert zugeordnete Payload-Bytestreams. Der Pixel-Entpacker extrahiert aus diesen Bytestreams Pixeldatentypen. Die Ausgangs-Pixeltaktanpassung konvertiert den Pixelstream in die Ausgangs-Takt-Domäne. Die Steuerungsschnittstelle enthält eine Reihe von Steuerungs- und Statusregistern, auf die von einer CPU über die AXI4-Lite Slave-Schnittstelle zugegriffen werden kann.

Bildsensoren mit MIPI-Schnittstelle werden nicht nur in Mobiltelefonen verwendet, sondern auch in Industrie- und Automobilanwendungen. Viele dieser Anwendungen erfordern ein FPGA für die Steuerung und weitere Verarbeitung. Dieser IP-Core unterstützt die Vernetzung von MIPI-Sensoren anderer Anbieter mit FPGAs. Der IP-Core basiert auf einer vorhandenen D-PHY-Implementierung, die in der Regel bei FPGA-Anbietern erhältlich ist. Der IP-Core wird als vollständig funktionierendes Referenzdesign geliefert. Dieses wird auf einer vereinbarten gemeinsamen Bereitstellungsplattform zusammen mit einem MIPI-FMC-Modul ausgeführt, welches mit dem MVDK von S2I und FPGA-Standardevaluierungskits kompatibel ist. Zusammen bieten sie eine einfache Möglichkeit, eine Kamera zu designen.

Der IP Core wird mit einem vollständigen Referenzdesign für das MVDK von S2I mit einem Zynq7 Ultrascale+ FPGA und einem IMX MIPI FMC-Modul geliefert. Da die physische Schnittstelle vom AMD D-PHY-Core abstrahiert wird, ist es einfach, das Design auf andere FPGA-Plattformen wie beispielsweise die AMD-FPGAs der 7-er Serie zu portieren.

• Unabhängig von FPGA-Technologie
• PPI-Schnittstelle zum Anschluss an verschiedene D-PHY-Implementierungen
• Konfigurierbar für 1, 2 oder 4 Datenleitungen
• Alle Leitungsgeschwindigkeiten (begrenzt durch das verwendete FPGA)
• RAW8, RAW10, RAW12, RAW14, RAW16 Standard-MIPI-Datentypen
• Eingebettete Datendekodierung
• Direkte Ausgabe von sortierten Bytestreams ohne Pixelentpackung
• AXI4-Lite Slave-Steuerungsschnittstelle

Der MIPI CSI-2 Receiver IP-Core wird als Encrypted VHDL geliefert. Er ist optional als VHDL-Quellcode verfügbar. Er ist mit den AMD-FPGAs Artix7, Kintex7, Zynq7 und Ultrascale+ kompatibel. Die MIPI CSI-2 Receiver IP-Software wird als Objektdatei geliefert. Sie ist optional als C-Quellcode verfügbar.