IMX Pregius IP Core

Der SubLVDS-Empfänger- und -Deserializer-Block wird an die Ausgangspins angeschlossen und verwendet FPGA-I/O-Zellen zur Deserialisierung des Bildstreams. Dieser Block ist wesentlich vom FPGA abhängig und derzeit nur für AMD-FPGAs verfügbar. Der parallele Videostream kann zugeschnitten werden und wird in einem Camera Link-ähnlichen Format zur weiteren Verarbeitung dargestellt.

IMX Pregius von Sony ist eine Serie weitverbreiteter hochwertiger CMOS-Bildsensoren. Der IMX Pregius IP Core von S2I unterstützt diese Sensoren und kann ihre Daten lesen sowie auch steuern. Er wird als vollständig funktionierendes Referenzdesign geliefert und auf einer vereinbarten gemeinsamen Bereitstellungsplattform zusammen mit einem FMC-Modul ausgeführt, welches mit dm MVDK von S2I und FPGA-Standardevaluierungskits kompatibel ist. Zusammen bieten sie eine einfache Möglichkeit, eine Kamera zu designen.

Der IMX-Sensor selbst kann mit dem Timing- und Trigger-Generator des IP-Cores im freilaufenden Modus und im Slave-Modus verwendet werden. Der Sensor kann mit einer SPI-basierten Steuerungsschnittstelle mit der richtigen Timing-Konfiguration konfiguriert werden.

Die Funktionsweise des IP-Cores wird entweder mit Parametern zur Kompilierzeit oder mit Steuerungsregistern unter Verwendung einer AXI-Lite-Schnittstelle zur Laufzeit konfiguriert. Der Sensor und IP-Core wird von einer C-Softwarebibliothek konfiguriert.

Der IP-Core wird mit einem vollständigen Referenzdesign mit GigE Vision-Schnittstelle geliefert, einschließlich einer FMC (FPGA-Mezzaninkarte), die die Schnittstelle zwischen dem Sensor und einer FPGA-Standardevaluierungskarte bildet. Das FMC-Modul ist FMC-LPC-konform und nimmt alle Stream- und Level-Anpassungen vor, die für den IMX-CMOS-Sensor erforderlich sind. Je nach Lizenzmodell kann der IP-Core als verschlüsselter VHDL- oder als VHDL-Quellcode geliefert werden. Eine Softwarebibliothek zum Konfigurieren des Sensors ist im Lieferumfang enthalten.