IMX Pregius IP Core

IP-Core für Sony Pregius Sub-LVDS-Bildsensoren

Im Überblick
  • Readout- und Decoding-Block für Sub-LVDS
  • SPI-basiertes Sensorkonfigurationsmodul
  • Softwarebibliothek zur Sensorkonfiguration
  • Freilaufende oder ausgelöste Readout-Modi

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Ein Produkt von Sensor to Image
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Trigger-Generator

Der IMX-Sensor selbst kann mit dem Timing- und Trigger-Generator im freilaufenden Modus und im Slave-Modus verwendet werden. Der Sensor kann mit einer SPI-basierten Steuerungsschnittstelle mit der richtigen Timing-Konfiguration konfiguriert werden.


Beschreibung vom IMX Pregius-IP-Core

IMX Pregius von Sony ist eine Serie weitverbreiteter hochwertiger CMOS-Bildsensoren. Der IMX Pregius-IP-Core von S2I unterstützt diese Sensoren und kann ihre Daten lesen sowie auch steuern. Er wird als Referenzdesign mit einem FMC-Modul geliefert, das mit dem MVDK und FPGA-Standardevaluierungskits von S2I kompatibel ist. Zusammen bieten sie eine einfache Möglichkeit, eine Kamera zu designen.


Steuerungsregister

Die Funktionsweise des IP-Cores wird entweder mit Parametern zur Kompilierzeit oder mit Steuerungsregistern unter Verwendung einer AXI-Lite-Schnittstelle zur Laufzeit konfiguriert. Der Sensor und IP-Core wird von einer C-Softwarebibliothek konfiguriert.


SubLVDS-Empfänger und -Deserializer

Der SubLVDS-Empfänger- und -Deserializer-Block wird an die Ausgangspins angeschlossen und verwendet FPGA-I/O-Zellen zur Deserialisierung des Bildstreams. Dieser Block ist wesentlich vom FPGA abhängig und derzeit nur für Xilinx-FPGAs verfügbar. Der parallele Videostream kann zugeschnitten werden und wird in einem CameraLink-ähnlichen Format zur weiteren Verarbeitung dargestellt.


Lieferung

Der IP-Core wird mit einem vollständigen Referenzdesign einschließlich einer FMC (FPGA Mezzanine Card) geliefert. Die FMC bildet die Schnittstelle zwischen dem Sensor und einer FPGA-Standardevaluierungskarte. Das FMC-Modul ist FMC-LPC-konform und nimmt alle Stream- und Level-Anpassungen vor, die für den IMX-CMOS-Sensor erforderlich sind.