IMX Pregius IP Core
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IMX Pregius IP Core

用于索尼 Pregius Sub-LVDS 图像传感器的 IP 核

特性一览
  • Sub-LVDS 读出和解码块
  • 基于 SPI 的传感器配置模块
  • 用于传感器配置的软件库
  • 自由运行或触发读出模式


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Sensor to image产品
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触发发生器

IMX 传感器本身可以在自由运行模式下使用，也使用内核时序和触发发生器在从模式下使用。基于 SPI 的控制接口按照正确的配置时序实现传感器配置。

IMX Pregius IP 核描述

索尼 IMX Pregius 是一系列广为使用的高品质 CMOS 图像传感器。S2I IMX Pregius IP 核支持这些传感器，能读取其数据并进行控制。它提供了一套参考设计，外加兼容 S2I MVDK 的 FMC 模块和标准 FPGA 评估套件。它们共同为设计相机提供了一种便捷的方法。

控制寄存器

IP 核的功能可以在编译时通过参数配置，也可以在运行时使用 AXI-Lite 接口通过控制寄存器配置。由 C 软件库配置传感器和 IP 核。

SubLVDS 接收器和解串器

The SubLVDS Receiver and Deserializer block is connected to the sensor’s output pins and uses the FPGA IO cells to deserialize the image stream. This block is highly FPGA dependent and currently limited to AMD FPGAs. The parallel video stream can be cropped and is presented in a Camera Link-like format for further processing.

交付

该 IP 核提供完整的参考设计，包含一块作为传感器和标准 FPGA 评估板之间接口的 FMC（FPGA 夹层卡）。FMC 模块符合 FMC-LPC 标准，可适应 IMX CMOS 传感器所需的所有功率和电平变化。