CoaXPress IP Core

Die erste Komponente des IP-Cores ist das Top-Level-Design. Dies ist eine Schnittstelle zwischen externer Hardware (Imager, Sensoren, CXP PHY) und der internen Datenverarbeitung des FPGA. Wir liefern dieses Modul als VHDL-Quellcode, der an kundenspezifische Hardware angepasst werden kann.

Die CXP-Steuerungsschnittstelle empfängt und sendet alle Daten vom Steuerungskanal, vom und zum CXP PHY und implementiert den Steuerungskanal entsprechend der CXP-Spezifikation.

Das MVDK-Entwicklungskit von Sensor to Image ist ein flexibles Evaluierungstool für Machine-Vision-Anwendungen. Es unterstützt Referenzdesigns von CoaXPress-Hosts und -Deviuces für verschiedene FPGA-Module von Enclustra mit Intel- und Xilinx-FPGAs.

CoaXPress is a standard communication protocol for vision applications based on widely used coaxial cables. It allows easy interfacing between cameras and frame grabbers and supports the GenICam software standard. Sensor to Image offers a set of IP cores and a development framework to build FPGA-based products using the CoaXPress interface. Due to the speed of CXP, senders and receivers require a fast FPGA-based implementation of the CXP core, preferably using embedded transceivers. CXP cores are compatible with Xilinx 7 series devices (and higher) and Intel Cyclone V devices (and higher).

Das Videoerfassungsmodul des Referenzdesigns simuliert eine Kamera mit einem Testmustergenerator. Dieses Modul wird als VHDL-Quellcode geliefert und muss durch eine Sensorschnittstelle sowie Pixelverarbeitungslogik im Kameradesign ersetzt werden.

Eine FPGA-integrierte CPU (MicroBlaze, NIOS, ARM) wird für mehrere zeitunkritische Steuerungs- und Konfigurationsaufgaben im CXP-Empfänger- oder Transmitter-Core verwendet. Diese Software ist in C geschrieben und kann vom Kunden erweitert werden.

S2I liefert seine CXP-FPGA-Lösung als funktionierendes Referenzdesign zusammen mit FPGA-IP-Cores. Dies minimiert die Entwicklungszeit und ermöglicht beste Leistung bei geringem Platzbedarf und dennoch ausreichend Flexibilität zur Anpassung des Designs. Cores von Sensor to Image sind kompakt und bieten ausreichend Platz im FPGA für Ihre Anwendung.

Die CXP-Streamingschnittstelle empfängt alle Daten, die der Videosensor an den CXP PHY sendet. Die volle Geschwindigkeit im Streamingkanal entspricht der CXP-Spezifikation.

Some parts of the design are compiled files only (for example the CXP control protocol library), while other parts are source code. The design framework comes with all the necessary design files and cores, Vivado or Quartus project files. It is configured either as a CXP camera system with an optional CMOS imager, or as an embedded CXP host (receiver). This system is used as a reference design and evaluation board. The reference design uses the Xilinx or Intel development tools (not in the scope of delivery).