CoaXPress Device IP Core

Die erste Komponente des IP-Cores ist das Top-Level-Design. Dies ist eine Schnittstelle zwischen externer Hardware (Imager, Sensoren, CXP PHY) und der internen Datenverarbeitung des FPGA. Wir liefern dieses Modul als VHDL-Quellcode, der an kundenspezifische Hardware angepasst werden kann.

Das Videoerfassungsmodul des Referenzdesigns simuliert eine Kamera mit einem Testmustergenerator. Dieses Modul wird als VHDL-Quellcode geliefert und muss durch eine Sensorschnittstelle sowie Pixelverarbeitungslogik im endgültigen Kameradesign ersetzt werden.

Die CXP-Streamingschnittstelle empfängt alle Daten, die der Videosensor an den CXP PHY sendet. Die volle Geschwindigkeit im Streamingkanal entspricht der CXP-Spezifikation. Die CXP-Steuerungsschnittstelle empfängt und sendet alle Daten vom Steuerungskanal, vom und zum CXP PHY und implementiert den Steuerungskanal entsprechend der CXP-Spezifikation. Der CXP Packet Composer sendet alle Daten an den Controller der CXP-Transportschicht, der die Highspeed-Schnittstelle zu den FPGA-Transceivern implementiert. IP-Core mit 32 oder 64 Bit breitem Datenpfad erhältlich für optimales Ressourcen-Leistungs-Verhältnis.

CoaXPress (CXP) ist ein Standard-Kommunikationsprotokoll für Vision-Anwendungen auf Basis der weit verbreiteten Koaxialkabel. Es dient als einfache Schnittstelle zwischen Kameras und Framegrabbern und unterstützt den Softwarestandard GenICam. Sensor to Image bietet eine Reihe von IP-Cores und ein Entwicklungsframework für die Entwicklung von FPGA-basierten Transmittern mit CoaXPress-Schnittstelle. Aufgrund der Geschwindigkeit von CXP benötigen Sender eine schnelle FPGA-basierte Implementierung des integrierten CXP-Core unter Verwendung von integrierten Transceivern. CXP-Cores sind mit Bauteilen der AMD 7-Serie (und höher), Intel Cyclone 10-Devices (und höher) und der Microchip PolarFire-Serie kompatibel.

Vollständig funktionierendes Referenzdesign: Die FPGA-Lösungen von S2I werden als eigenständiges, vollständig funktionierendes Referenzdesign geliefert, das auf einer vereinbarten gemeinsamen Plattform zusammen mit FPGA-IP-Cores ausgeführt wird. Dies minimiert die Entwicklungszeit und ermöglicht beste Leistung bei geringem Platzbedarf und dennoch ausreichend Flexibilität zur Anpassung des Designs. Cores von Sensor to Image sind kompakt und bieten ausreichend Platz im FPGA für Ihre Anwendung.

Eine FPGA-integrierte CPU (MicroBlaze, NIOS, ARM, Risc V) wird für mehrere zeitunkritische Steuerungs- und Konfigurationsaufgaben mit dem CXP-Device-/Host-Core verwendet. Diese Software ist in C geschrieben und kann vom Kunden problemlos erweitert werden.

Einige Teile des Designs (z. B. die CXP-Steuerungsprotokollbibliothek) werden nur als Binärdateien, andere Teile dagegen als Quellcode geliefert. Das Design-Framework enthält alle erforderlichen Designdateien und Cores, Vivado- oder Quartus-Projektdateien. Es ist als CXP-Kamerasystem mit konfigurierbarem Testmuster-Generator konfiguriert. Dieses System wird als Referenzdesign für eine standardmäßige Evaluierungskarte geliefert. Das Referenzdesign verwendet die Entwicklungstools von AMD oder Intel (nicht im Lieferumfang enthalten).

Für Glasfaserkabel ist ein separater CXP-over-Fiber Bridge IP Core erhältlich, der für größere Entfernungen, höhere Geschwindigkeiten oder rauere Umgebungen geeignet ist.

Herausragende Unterstützung durch Euresys Coaxlink Framegrabber. Das integrierte Memento-Tool ist beim Debuggen eine große Hilfe.

Das MVDK Development Kit von Sensor to Image ist ein flexibles Evaluierungstool für Machine-Vision-Anwendungen. Es unterstützt Referenzdesigns von CoaXPress-Hosts und -Devices für verschiedene FPGA-Module von Enclustra mit Intel- und AMD-FPGAs.

Um die Funktionalität der diversen Referenzkarten zu erweitern, haben wir FMCs (FPGA Mezzanine Cards) entwickelt, die diese zusätzlichen Schnittstellen bereitstellen. Wir liefern Karten für CXP-6- und CXP-12-fähige Hardware mit Microchip- oder Macom-Chipsätzen.