GigE Vision IP Core

Die erste Komponente des IP-Cores ist das Top-Level-Design. Dies ist eine Schnittstelle zwischen externer Hardware (Imager, Sensoren, GigE PHY) und der internen Datenverarbeitung des FPGA. Wir liefern dieses Modul als VHDL-Quellcode, der an kundenspezifische Hardware angepasst werden kann.

Ein Framebuffer ist die Schnittstelle zum FPGA-anbieterspezifischen Speichercontroller. Der Framebuffer ermöglicht die Zwischenspeicherung von Frames und die Bildpaketierung. Dies ist für die Implementierung der Funktion zum erneuten Senden von Paketen erforderlich. Dieses Modul verwendet in der Regel einen externen Speicher. Es könnte aber auch mit begrenzter Funktionalität vom internen Speicher des FPGA realisiert werden.

Einige Teile des Designs (z. B. die GigE Vision Control Protocol(GVCP)-Bibliothek) werden nur als Binärdateien, andere Teile dagegen als Quellcode geliefert. Das Design-Framework enthält alle erforderlichen Designdateien und Cores, Vivado- oder Quartus-Projektdateien. Es ist als GigE Vision-Kamerasystem mit konfigurierbarem Testmuster-Generator konfiguriert. Dieses System wird als Referenzdesign für eine standardmäßige Evaluierungskarte geliefert. Das Referenzdesign verwendet die Entwicklungstools von AMD oder Intel (nicht im Lieferumfang enthalten).

GigE Vision ist ein Standard-Kommunikationsprotokoll für Vision-Anwendungen basierend auf der bekannten Ethernet-Technologie. Dieser Standard ermöglicht einfache Verbindungen zwischen GigE Vision-Devices und PCs, die ein Protokoll der TCP/IP-Familie ausführen. Sensor to Image bietet eine Reihe von IP-Cores und ein Entwicklungsframework für die Entwicklung von FPGA-basierten Transmitterprodukten mit GigE Vision-Schnittstelle an. Aufgrund der Geschwindigkeit von GigE Vision, insbesondere bei Geschwindigkeiten über 1 Gbit/s, benötigen Sender eine schnelle FPGA-basierte Implementierung des integrierten GigE-Core. Die Reihe von GigE Vision-Cores ist mit Bauteilen der AMD 7-Serie (und höher), Intel Cyclone V-Devices (und höher) und der Microchip PolarFire-Serie kompatibel.

Das Videoerfassungsmodul des Referenzdesigns simuliert eine Kamera mit einem Testmustergenerator. Dieses Modul wird als VHDL-Quellcode geliefert und muss durch eine Sensorschnittstelle sowie Pixelverarbeitungslogik im endgültigen Kameradesign ersetzt werden.

Der GigE Packet Composer generiert die endgültigen Streampakete mit allen von der GigE Vision-Transportschicht benötigten Headern. Der GigE Packet Composer sendet alle Daten zum Ethernet-MAC und implementiert das Highspeed-GVSP (GigE Vision Streaming Protocol).

Die FPGA-IP-Cores von Sensor to Image werden als vollständig funktionierende Referenzdesigns in einem FPGA Development Kit geliefert. Wir unterstützen ein breites Sortiment an Standardkits von AMD, Intel und Microchip.

Vollständig funktionierendes Referenzdesign: Die FPGA-Lösungen von S2I werden als eigenständiges, vollständig funktionierendes Referenzdesign geliefert, das auf einer vereinbarten gemeinsamen Plattform zusammen mit FPGA-IP-Cores ausgeführt wird. Dies minimiert die Entwicklungszeit und ermöglicht beste Leistung bei geringem Platzbedarf und dennoch ausreichend Flexibilität zur Anpassung des Designs. Cores von Sensor to Image sind kompakt und bieten ausreichend Platz im FPGA für Ihre Anwendung.

Ein umfassendes Software-Toolkit mit allen Funktionen für die schnelle, unkomplizierte Entwicklung von leistungsstarken Video-Anwendungen unter Nutzung minimaler CPU-Ressourcen. Es umfasst unter anderem einen Filtertreiber und eine Erfassungsbibliothek für Windows oder Linux sowie Beispielanwendungen, darunter einen Viewer, der mit GigE Vision / GenICam kompatibel ist.

Eine FPGA-integrierte CPU (MicroBlaze, NIOS, ARM) wird für mehrere zeitunkritische Netzwerk- und Konfigurationsaufgaben verwendet und führt das GigE Vision Control Protocol (GVCP) aus. Diese Software ist in C geschrieben und kann vom Kunden erweitert werden.