GigE Vision Host IP Core

GigE Vision Host IP Core能够通过一条链路接收多个数据流。这对于从多个相机获取图像数据非常有用。需要注意的是，强烈建议在嵌入式CPU上运行Linux系统。

GigE Vision IP Core的嵌入式GigE Vision库可以源代码的形式提供。这对于扩展很少使用的GigE Vision选配功能或更好地满足硬件要求非常有用。利用附加的驱动程序可以在设备上使用Linux，在从多台相机获取数据流时，这项功能非常重要。

交付的成果中包括Camera Simulator软件 - Sphinx GigE Vision Server。Sphinx GigE Vision Server有助于用户快速熟悉设计流程，并展示如何与第三方相机通信。

功能丰富的软件工具包，利用所提供的构建模块，能够又快又简单地设计出占用CPU资源极少的高性能视频应用程序。它还包括一个用于Windows或Linux的筛选器驱动程序和采集库，还有符合GigE Vision/GenICam标准的查看器等示例应用程序。

GigE Vision是一种基于众所周知的以太网技术的标准视觉应用通信协议。它轻松实现了GigE Vision设备与运行TCP/IP协议系列的PC之间的连接。Sensor to Image提供一套IP核和开发框架，用于构建使用GigE Vision接口的FPGA接收器。鉴于GigE Vision的速度，特别是在速度超过1 Gbps时，接收器需要快速实现基于FPGA的嵌入式GigE核。GigE Vision核兼容AMD和Intel器件。​

功能完备的参考设计：S2I的FPGA解决方案以功能完备的独立参考设计的形式交付，它与FPGA IP Core一起在商定的通用平台上运行。这样可以最大限度缩短开发时间，并以较小的尺寸实现一流的性能，同时足够灵活地定制设计。Sensor to Image核非常小巧，能够在FPGA中为您的应用腾出足够空间。

Sensor to Image 的 FPGA IP Core 在 FPGA 开发套件中作为行之有效的参考设计交付。我们支持 AMD、Intel 和 Microchip 的各种现成套件。

为了扩展各种参考板的功能，我们提供了支持 NBaseT 的 1G 以太网和 10G 以太网的 FMC 卡。

IP 核的第一个组件是顶层设计。它是外部硬件（成像器件、传感器、GigE PHY）和 FPGA 内部数据处理之间的接口。我们提供此模块的 VHDL 源代码，可以针对自定义硬件进行改编。

GigE Packet De-Composer从数据包码流中提取视频和控制数据。GigE Packet De-Composer将所有GigE Vision控制数据发送到CPU系统，并以AXI流的形式输出GigE Vision码流数据。

作为视频处理示例，参考设计附带一个简单的显示单元或模式检查器模块，演示GigE Packet De-Composer单元视频流输出的用法。

FPGA集成CPU设计（MicroBlaze、NIOS、ARM、Risc V）用于多种时间要求不甚严格的网络和配置任务。它还实施了GigE Vision控制协议（GVCP）。此软件采用C语言编写，用户可自行扩展。