GigE Vision IP Core

Die erste Komponente des IP-Cores ist das Top-Level-Design. Dies ist eine Schnittstelle zwischen externer Hardware (Imager, Sensoren, GigE PHY) und der internen Datenverarbeitung des FPGA. Wir liefern dieses Modul als VHDL-Quellcode, der an kundenspezifische Hardware angepasst werden kann.

Der Framebuffer-Core ist die Schnittstelle zum anbieterspezifischen Speichercontroller. Der Framebuffer ermöglicht die Zwischenspeicherung von Bildern und Bildpartitionierung. Dies ist für die Implementierung der Funktion zum erneuten Senden von Paketen erforderlich.

Einige Teile des Designs sind nur kompilierte Dateien (z. B. die GigE Vision-Steuerprotokollbibliothek), andere Teile dagegen Quellcode. Das Design-Framework enthält alle erforderlichen Designdateien und Cores, Vivado- oder Quartus-Projektdateien. Es ist entweder als GigE Vision-Kamerasystem mit einem optionalen CMOS-Imager oder als integrierter GigE Vision-Host (Empfänger) konfiguriert. Dieses System wird als Referenzdesign und Evaluierungskarte verwendet. Das Referenzdesign verwendet die Xilinx- oder Intel/Altera-Entwicklungstools (nicht im Lieferumfang enthalten).

GigE Vision ist ein Standard-Kommunikationsprotokoll für Vision-Anwendungen basierend auf der bekannten Ethernet-Technologie. Dieser Standard ermöglicht einfache Verbindungen zwischen GigE Vision-Devices und PCs, die ein Protokoll der TCP/IP-Familie ausführen. Sensor to Image bietet eine Reihe von IP-Cores und ein Entwicklungsframework für die Entwicklung von FPGA-basierten Produkten mit GigE Vision-Schnittstelle. Aufgrund der Geschwindigkeit von GigE Vision, insbesondere bei Geschwindigkeiten über 1 Gbit/s, benötigen Sender und Empfänger eine schnelle FPGA-basierte Implementierung des integrierten GigE-Core. GigE Vision-Cores sind mit Bauteilen der Xilinx 7-Serie (und höher) und Intel/Altera Cyclone V-Geräten (und höher) kompatibel.

Das Videoerfassungsmodul des Referenzdesigns simuliert eine Kamera mit einem Testmustergenerator. Dieses Modul wird als VHDL-Quellcode geliefert und muss durch eine Sensorschnittstelle sowie Pixelverarbeitungslogik im Kameradesign ersetzt werden.

Der GigE Packet Composer sendet alle Daten zum Ethernet-MAC und implementiert das Highspeed-GVSP (GigE Vision Streaming Protocol).

Das MVDK-Entwicklungskit von Sensor to Image ist ein flexibles Evaluierungstool für Machine-Vision-Anwendungen. Es unterstützt Referenzdesigns von GigE Vision-Hosts und -Devices für verschiedene FPGA-Module von Enclustra mit Intel- und Xilinx-FPGAs.

S2I liefert seine GigE Vision-FPGA-Lösung als funktionierendes Referenzdesign zusammen mit FPGA-IP-Cores. Dies minimiert die Entwicklungszeit und ermöglicht beste Leistung bei geringem Platzbedarf und dennoch ausreichend Flexibilität zur Anpassung des Designs. Cores von Sensor to Image sind kompakt und bieten ausreichend Platz im FPGA für Ihre Anwendung.

Ein umfassendes Software-Toolkit mit allem, was Sie für ein schnelles und problemloses Design von leistungsstarken Video-Anwendungen unter Nutzung minimaler CPU-Ressourcen benötigen.

• Filtertreiber und Acquisition-Library für Windows
• Beispielanwendungen einschließlich mit GigE Vision/GenICam kompatiblem Viewer

Eine FPGA-integrierte CPU (MicroBlaze, NIOS, ARM) wird für mehrere zeitunkritische Netzwerk- und Konfigurationsaufgaben verwendet und führt das GigE Vision Control Protocol (GVCP) aus. Diese Software ist in C geschrieben und kann vom Kunden erweitert werden.